Debugger Training with MicroConsult 2024/2025

Onsite-Training, Deutschland, Termine auf Anfrage

Inhalte

PLS UDE Grundlagen
- Debug Session Set-up
- PLS UDE GUI (Bedienoberfläche)
- Register- und Memory-Zugriffe anzeigen und ändern
- Debug-Prozess: Start/Stop/Single-Step, Break-Points
- Sample-based Code Profiling
High-level Language Debugging mit dem PLS UDE Debugger
- Applikation laden (Flash-Programmierung)
- Variable anzeigen, initialisieren, ändern
- Stack/Call-Stack-Inhalt anzeigen (Stack/Call Stack View)
- Variablen zur Programmlaufzeit überwachen
PLS UDE Skriptsprache
- Script File erstellen
- Script File debuggen
Multicore Debugging
- Debug-Session-Setup für Multicore (für zwei oder mehrere Cores)

Live-Online-Training, Deutschland, Termine auf Anfrage

Inhalte

PLS UDE Grundlagen
- Debug Session Set-up
- PLS UDE GUI (Bedienoberfläche)
- Register- und Memory-Zugriffe anzeigen und ändern
- Debug-Prozess: Start/Stop/Single-Step, Break-Points
- Sample-based Code Profiling
High-level Language Debugging mit dem PLS UDE Debugger
- Applikation laden (Flash-Programmierung)
- Variable anzeigen, initialisieren, ändern
- Stack/Call-Stack-Inhalt anzeigen (Stack/Call Stack View)
- Variablen zur Programmlaufzeit überwachen
PLS UDE Skriptsprache
- Script File erstellen
- Script File debuggen
Multicore Debugging
- Debug-Session-Setup für Multicore (für zwei oder mehrere Cores)

München, Deutschland, 26.11.2024

Inhalte

Trace-Basiswissen
- Trace-Protokollbeschreibung
- On-chip- versus Off-chip-Trace
Trace-Konfiguration mit der PLS UDE
- Trace-Quellen und Trace Messages
- Trace-Aufzeichnung von Multicore-Systemen
Anzeige und Analyse von Trace-Information
- Trace Configuration Window
- Trace List Window
- Trace-Steuerung durch Filter- und Trigger-Einstellungen
Option: OSEK Awareness
- Enabling OSEK-Add-In
- Konfiguration OSEK Task Trace
Funktions-Laufzeitanalyse
- Einfache Funktions-Laufzeitanalyse
- Laufzeitanalyse mit Aufrufbaum
Trace-basierte Programm-Abdeckungsanalyse (Trace-based Code Coverage)
Option: Trace-Aufzeichnung beim Bosch GTM-Modul

Live-Online-Training, 16.07.2024, 18.02.2025

Inhalte

Trace-Basiswissen
- Trace-Protokollbeschreibung
- On-chip- versus Off-chip-Trace
Trace-Konfiguration mit der PLS UDE
- Trace-Quellen und Trace Messages
- Trace-Aufzeichnung von Multicore-Systemen
Anzeige und Analyse von Trace-Information
- Trace Configuration Window
- Trace List Window
- Trace-Steuerung durch Filter- und Trigger-Einstellungen
Option: OSEK Awareness
- Enabling OSEK-Add-In
- Konfiguration OSEK Task Trace
Funktions-Laufzeitanalyse
- Einfache Funktions-Laufzeitanalyse
- Laufzeitanalyse mit Aufrufbaum
Trace-basierte Programm-Abdeckungsanalyse (Trace-based Code Coverage)
Option: Trace-Aufzeichnung beim Bosch GTM-Modul

München, Deutschland, 08.07.2024 - 12.07.2024, 16.12.2024 - 20.12.2024

Inhalte

Infineon AURIX™ 3G Architecture and A3G Introduction
CPU Subsystem AURIX-3G
Virtual Machine Control
On-Chip Bus Systems and Bridges
- Shared resource interconnect (SRI)
- Flexible peripheral interconnect (FPI / SPB)
- Low latency interconnect (LLI)
- Bus bridges
Memory
Functional Safety and Security Systems
Functional Safety and Security Features
Cyber Security Real-Time Module
Cyber Security Satellite (CSS)
Interrupts and Traps, Direct Memory Access Controller (DMA)
System Control and Management
- System control unit, clock management, system mode management unit (SMM)
- AURIX-3G power management system (PMS)
Peripherals - Ports and Timer Modules
- General purpose I/O ports and peripheral I/O lines
- Timer modules: Generic timer module (GTM)
- Enhanced timer module (eGTM)
Serial Interfaces
Automotive Interfaces
Asynchronous Interface - ASC / Local Interconnect Network (LIN)
CAN Interfaces
- Controller area network interface (MCMCAN)
- Controller area network interface extra long (CANXL)
- FlexRay™ controller (ERAY)
- Standard serial interfaces: Inter-integrated circuit (IIC/I2C), queued serial peripheral interface (QSPI)
- eXpanded serial peripheral interface (xSPI)
Ethernet Modules
- Ethernet (GETH)
- Lite Ethernet (LETH)
PCIe Module
Analog to Digital Converter
- Versatile ADC, delta-sigma ADC (DSADC)
Parallel Processing Unit (PPU)
On-Chip Debug Support and Emulation Device
Übungen
- Es werden zahlreiche Übungen mit einem Infineon AURIX™ Board durchgeführt. Dabei kommen u.a. folgende Aspekte zur Anwendung: Einsatz von Low-Level-Treibern, Schutzmechanismen, Interrupt Controller, DMA-Controller, System-Timer, Port, Multicore-Aspekte, Monitoring, Performance-Messungen uvm.

HINWEIS: Die Aurix-3G-Kursunterlagen sind auf Englisch

HINWEIS: Für die Teilnahme am Aurix-3G-Training ist ein gültiges NDA (Non-disclosure Agreement) mit dem Bauteilhersteller erforderlich.

Bitte beachten Sie, dass ADAS-spezifische Blöcke nicht explizit im Training behandelt werden. Bei Bedarf wenden Sie sich bitte vorab an unser Servicebüro unter Tel. +49 (0)89 450614-71.

Live-Online-Training, 23.09.2024 - 27.09.2024, 03.03.2024 - 07.03.2024

Inhalte

Infineon AURIX™ 3G Architecture and A3G Introduction
CPU Subsystem AURIX-3G
Virtual Machine Control
On-Chip Bus Systems and Bridges
- Shared resource interconnect (SRI)
- Flexible peripheral interconnect (FPI / SPB)
- Low latency interconnect (LLI)
- Bus bridges
Memory
Functional Safety and Security Systems
Functional Safety and Security Features
Cyber Security Real-Time Module
Cyber Security Satellite (CSS)
Interrupts and Traps, Direct Memory Access Controller (DMA)
System Control and Management
- System control unit, clock management, system mode management unit (SMM)
- AURIX-3G power management system (PMS)
Peripherals - Ports and Timer Modules
- General purpose I/O ports and peripheral I/O lines
- Timer modules: Generic timer module (GTM)
- Enhanced timer module (eGTM)
Serial Interfaces
Automotive Interfaces
Asynchronous Interface - ASC / Local Interconnect Network (LIN)
CAN Interfaces
- Controller area network interface (MCMCAN)
- Controller area network interface extra long (CANXL)
- FlexRay™ controller (ERAY)
- Standard serial interfaces: Inter-integrated circuit (IIC/I2C), queued serial peripheral interface (QSPI)
- eXpanded serial peripheral interface (xSPI)
Ethernet Modules
- Ethernet (GETH)
- Lite Ethernet (LETH)
PCIe Module
Analog to Digital Converter
- Versatile ADC, delta-sigma ADC (DSADC)
Parallel Processing Unit (PPU)
On-Chip Debug Support and Emulation Device
Übungen
- Es werden zahlreiche Übungen mit einem Infineon AURIX™ Board durchgeführt. Dabei kommen u.a. folgende Aspekte zur Anwendung: Einsatz von Low-Level-Treibern, Schutzmechanismen, Interrupt Controller, DMA-Controller, System-Timer, Port, Multicore-Aspekte, Monitoring, Performance-Messungen uvm.

HINWEIS: Die Aurix-3G-Kursunterlagen sind auf Englisch

HINWEIS: Für die Teilnahme am Aurix-3G-Training ist ein gültiges NDA (Non-disclosure Agreement) mit dem Bauteilhersteller erforderlich.

Bitte beachten Sie, dass ADAS-spezifische Blöcke nicht explizit im Training behandelt werden. Bei Bedarf wenden Sie sich bitte vorab an unser Servicebüro unter Tel. +49 (0)89 450614-71.

München, Deutschland, 09.09.2024 - 13.09.2024, 11.11.2024 - 15.11.2024, 24.03.2025 - 28.03.2025

Inhalte

Infineon AURIX™ 2G Architecture
- Multicore architectural blocks
- Interconnectivity
- Consequences for software architectures
CPU Subsystem
- Multicore instruction set extensions
- Registers files and context switching
- Memory Protection Unit (software monitoring)
Internal Connectivity
- Crossbar and peripheral bus
- CPU clustering
- Performance aspects for software
Memory
- Memory map
- Configuration options
- Cache and software handling
- Types
- Hierarchy
- Test
Infineon Low-Level Drivers: Overview
- Configuration structures
- Application programming interface
- Library distribution
- Frameworks and demos
Ports
- General purpose IO
- Alternate connections (multiplexing)
- Pin mapping
Exceptions and Handling
- Traps (hardware and software)
- Interrupts (hardware and software)
- Vector tables
- Broadcast software interrupts (core synchronization)
- External interrupts
Direct Memory Access Controller DMA
- Move engines
- Triggering (hardware and software)
- Advanced features (software relaxation)
Timer
- System Timer (STM)
- General Purpose Timer 12 (GPT12)
- Capture Compare Unit (CCU)
- Watchdog Timer (WDT)
- Temporal Protection Timer (TPS, Exception Timer)
- Generic Timer Module (GTM): Overview
Safety and Security
- Safety measures
- Safety Management Unit (SMU)
- Protection mechanisms
- IO monitoring
- Hardware security module (HSM): implementation overview
Multicore Aspects
- Startup and boost
- Low power options
- Communication and synchronization
- Intrinsics usage in C/C++
- Tool apsects (compiler, linker)
- Debugging (AMP, SMP)
System Control
- Reset: sources, types and consequences
- Boot: software configuration and modes
- Clocking
- Emergency stop requests
Power Management System (PMS)
- Supply generation options
- Embedded voltage regulators
- Standby and wakeup
- Die temperature sensor
Synchronous and Asynchronous Standard Peripherals
- Micro Second Channel (MSC)
- Serial Peripheral Interface (QSPI)
- Inter IC Interface (I2C)
- UART (ASCLIN)
Sensor Interfaces
- SENT
- PSI5
- PSI5-S
Analog To Digital Converter
- EVADC: SAR conversion
- EDSADC: Delta-sigma conversion
- Enhanced features offloading software
Automotive Interfaces: Overview
- LIN
- CAN
- FlexRay®
High Speed Serial Link Interface (HSSL)
Ethernet: Overview
Debug
- Interfaces
- Tracing
- Multicore aspects
Übungen
- Es werden zahlreiche Übungen mit einem Infineon AURIX™ Board durchgeführt. Dabei kommen u.a. folgende Aspekte zur Anwendung: Einsatz von Low-Level-Treibern, Schutzmechanismen, Interrupt Controller, DMA-Controller, System-Timer, Port, Multicore-Aspekte, Monitoring, Performance-Messungen uvm.

HINWEIS: Die Aurix-2G-Kursunterlagen sind auf Englisch

HINWEIS: Für die Teilnahme am Aurix-2G-Training ist ein gültiges NDA (Non-disclosure Agreement) mit dem Bauteilhersteller erforderlich.

Bitte beachten Sie, dass ADAS-spezifische Blöcke nicht explizit im Training behandelt werden. Bei Bedarf wenden Sie sich bitte vorab an unser Servicebüro unter Tel. +49 (0)89 450614-71.

Live-Online-Training, 09.09.2024 - 13.09.2024, 20.01.2025 - 24.01.2025

Inhalte

Infineon AURIX™ 2G Architecture
- Multicore architectural blocks
- Interconnectivity
- Consequences for software architectures
CPU Subsystem
- Multicore instruction set extensions
- Registers files and context switching
- Memory Protection Unit (software monitoring)
Internal Connectivity
- Crossbar and peripheral bus
- CPU clustering
- Performance aspects for software
Memory
- Memory map
- Configuration options
- Cache and software handling
- Types
- Hierarchy
- Test
Infineon Low-Level Drivers: Overview
- Configuration structures
- Application programming interface
- Library distribution
- Frameworks and demos
Ports
- General purpose IO
- Alternate connections (multiplexing)
- Pin mapping
Exceptions and Handling
- Traps (hardware and software)
- Interrupts (hardware and software)
- Vector tables
- Broadcast software interrupts (core synchronization)
- External interrupts
Direct Memory Access Controller DMA
- Move engines
- Triggering (hardware and software)
- Advanced features (software relaxation)
Timer
- System Timer (STM)
- General Purpose Timer 12 (GPT12)
- Capture Compare Unit (CCU)
- Watchdog Timer (WDT)
- Temporal Protection Timer (TPS, Exception Timer)
- Generic Timer Module (GTM): Overview
Safety and Security
- Safety measures
- Safety Management Unit (SMU)
- Protection mechanisms
- IO monitoring
- Hardware security module (HSM): implementation overview
Multicore Aspects
- Startup and boost
- Low power options
- Communication and synchronization
- Intrinsics usage in C/C++
- Tool apsects (compiler, linker)
- Debugging (AMP, SMP)
System Control
- Reset: sources, types and consequences
- Boot: software configuration and modes
- Clocking
- Emergency stop requests
Power Management System (PMS)
- Supply generation options
- Embedded voltage regulators
- Standby and wakeup
- Die temperature sensor
Synchronous and Asynchronous Standard Peripherals
- Micro Second Channel (MSC)
- Serial Peripheral Interface (QSPI)
- Inter IC Interface (I2C)
- UART (ASCLIN)
Sensor Interfaces
- SENT
- PSI5
- PSI5-S
Analog To Digital Converter
- EVADC: SAR conversion
- EDSADC: Delta-sigma conversion
- Enhanced features offloading software
Automotive Interfaces: Overview
- LIN
- CAN
- FlexRay®
High Speed Serial Link Interface (HSSL)
Ethernet: Overview
Debug
- Interfaces
- Tracing
- Multicore aspects
Übungen
- Es werden zahlreiche Übungen mit einem Infineon AURIX™ Board durchgeführt. Dabei kommen u.a. folgende Aspekte zur Anwendung: Einsatz von Low-Level-Treibern, Schutzmechanismen, Interrupt Controller, DMA-Controller, System-Timer, Port, Multicore-Aspekte, Monitoring, Performance-Messungen uvm.

HINWEIS: Die Aurix-2G-Kursunterlagen sind auf Englisch

München, Deutschland, 15.07.2024 - 19.07.2024

Inhalte

Infineon AURIX™ Architektur: Überblick
AURIX™ Multicore
- CPU, Pipelines, Register Sets, Floating Point Unit FPU, DSP-Erweiterung
- Memory Model, Local und Global Memory Units
- On-chip-Bussysteme: 64-Bit XBAR, 32-Bit System Peripheral Bus SPB
- TRAP Handling
Ports (Pin-Definition und Port-Funktionen)
Protection System
Multicore Interrupt Processing: Interrupt Router
Direct Memory Access Controller DMA
On-Chip AURIX™ Peripherals
Timer
- System Timer Module STM
- Generic Timer Module GTM - Short Overview
- Capture and Compare Unit CCU6
Communication Interfaces
- UART/LIN, QSPI, I2C, MSC, HSSL & HSCT
- Überblick: MultiCAN, Ethernet, FlexRay®
Sensor Interfaces
- Single Edge Nibble Transmission SENT
- Peripheral Sensor Interface PSI5
Analog-Digital Converter
- Versatile Analog-Digital Converter VADC
- Delta-Sigma Analog-Digital Converter DSADC
System Control Unit SCU
- Clock Control
- Reset System
- Power Management
- External Request Unit ERU
- Start-up Prozess
- Watchdog Timer WDT
Safety
On-Chip Debug System OCDS
Überblick: Emulation Device & Calibration
Übungen
- Es werden Übungen mit einem Infineon AURIX™ Board durchgeführt. Dabei kommen folgende Aspekte zur Anwendung: Interrupt Controller, DMA-Controller, Multicore-Startup, Peripherie-Initialisierung

HINWEIS: Die Kursunterlagen sind auf Englisch

HINWEIS: Für die Teilnahme an diesem Training ist ein gültiges NDA (Non-disclosure Agreement) erforderlich. ADAS-spezifische Blöcke werden nicht behandelt.

Live-Online-Training, Termine auf Anfrage

Inhalte

Infineon AURIX™ Architektur: Überblick
AURIX™ Multicore
- CPU, Pipelines, Register Sets, Floating Point Unit FPU, DSP-Erweiterung
- Memory Model, Local und Global Memory Units
- On-chip-Bussysteme: 64-Bit XBAR, 32-Bit System Peripheral Bus SPB
- TRAP Handling
Ports (Pin-Definition und Port-Funktionen)
Protection System
Multicore Interrupt Processing: Interrupt Router
Direct Memory Access Controller DMA
On-Chip AURIX™ Peripherals
Timer
- System Timer Module STM
- Generic Timer Module GTM - Short Overview
- Capture and Compare Unit CCU6
Communication Interfaces
- UART/LIN, QSPI, I2C, MSC, HSSL & HSCT
- Überblick: MultiCAN, Ethernet, FlexRay®
Sensor Interfaces
- Single Edge Nibble Transmission SENT
- Peripheral Sensor Interface PSI5
Analog-Digital Converter
- Versatile Analog-Digital Converter VADC
- Delta-Sigma Analog-Digital Converter DSADC
System Control Unit SCU
- Clock Control
- Reset System
- Power Management
- External Request Unit ERU
- Start-up Prozess
- Watchdog Timer WDT
Safety
On-Chip Debug System OCDS
Überblick: Emulation Device & Calibration
Übungen
- Es werden Übungen mit einem Infineon AURIX™ Board durchgeführt. Dabei kommen folgende Aspekte zur Anwendung: Interrupt Controller, DMA-Controller, Multicore-Startup, Peripherie-Initialisierung

HINWEIS: Die Kursunterlagen sind auf Englisch

HINWEIS: Für die Teilnahme an diesem Training ist ein gültiges NDA (Non-disclosure Agreement) erforderlich. ADAS-spezifische Blöcke werden nicht behandelt.

Onsite-Training, Deutschland, Termine auf Anfrage

Inhalte

GTM-Modul
- Clock Time Base Modul CTBU
- Clock Management Unit CMU
- Time Base Unit TBU
- Digital Phase Locked Loop DPLL
- Timer Input Mapping Modul MAP
- Advanced Routing Unit ARU
- Timer Input Modul TIM
- Timer Output Modul TOM
- ARU-connected TOM ATOM
- Parameter Storage Modul PSM (FIFO Submodul)
- Broadcast Modul BRC
- Sensor Pattern Evaluation SPE
- Multi Channel Sequencer MCS
- Monitor Unit MON
- Output Compare Unit CMP
GTM-Funktionalität
- Timer/Counter (free running / reset)
- Capture / Compare
- Eingangssignal-Filterung
- PWM Signalerfassung
- Duty Cyle Messung
- Komplexe PWM Signalerzeugung
- Pulse Count Modulation PCM
- Globale Zeit- und/oder Winkelerfassung
- Erzeugung von komplexen Winkeltakten
- BLDC Support
GTM µC Interface
- Infineon AURIX™ Familie (TC2xx)
- NXP MCUs (MPC57xx)
Überblick: Debug Interface
Übungen
- Es werden Übungen mit einem Infineon AURIX™ Board durchgeführt.

Live-Online-Training, Deutschland, Termine auf Anfrage

Inhalte

GTM-Modul
- Clock Time Base Modul CTBU
- Clock Management Unit CMU
- Time Base Unit TBU
- Digital Phase Locked Loop DPLL
- Timer Input Mapping Modul MAP
- Advanced Routing Unit ARU
- Timer Input Modul TIM
- Timer Output Modul TOM
- ARU-connected TOM ATOM
- Parameter Storage Modul PSM (FIFO Submodul)
- Broadcast Modul BRC
- Sensor Pattern Evaluation SPE
- Multi Channel Sequencer MCS
- Monitor Unit MON
- Output Compare Unit CMP
GTM-Funktionalität
- Timer/Counter (free running / reset)
- Capture / Compare
- Eingangssignal-Filterung
- PWM Signalerfassung
- Duty Cyle Messung
- Komplexe PWM Signalerzeugung
- Pulse Count Modulation PCM
- Globale Zeit- und/oder Winkelerfassung
- Erzeugung von komplexen Winkeltakten
- BLDC Support
GTM µC Interface
- Infineon AURIX™ Familie (TC2xx)
- NXP MCUs (MPC57xx)
Überblick: Debug Interface
Übungen
- Es werden Übungen mit einem Infineon AURIX™ Board durchgeführt.

München, Deutschland, 05.09.2024 - 06.09.2024

Inhalte

Introduction
Inside Hardware Security Module
CPU Subsystem Overview
System Aspects (Configuration, Boot, Reset, Debug)
Bridge
Timer Module and Watchdog
True Random Number Generator
Hash Module
Advanced Encryption Standard - 128 Bit (AES-128)
Public Key Cryptography (PKC) Module

HINWEIS: Für die Teilnahme an diesem Training ist ein gültiges HSM-NDA (Non-disclosure Agreement) mit Infineon erforderlich.

Live-Online-Training, 30.01.2025 - 31.01.2025

Inhalte

Introduction
Inside Hardware Security Module
CPU Subsystem Overview
System Aspects (Configuration, Boot, Reset, Debug)
Bridge
Timer Module and Watchdog
True Random Number Generator
Hash Module
Advanced Encryption Standard - 128 Bit (AES-128)
Public Key Cryptography (PKC) Module

HINWEIS: Für die Teilnahme an diesem Training ist ein gültiges HSM-NDA (Non-disclosure Agreement) mit Infineon erforderlich.

Onsite-Training, Deutschland, Termine auf Anfrage

Inhalte

Kurze Einführung in die TriCore™-Architektur
Anwendungsbeispiel in C
- Fast Fourier Transformation FFT
TriCore™ Assembler Instruction Set
- Advanced SIMD Extension
- Vector Operations
Implementierung des Programmes als:
- Inline-/Embedded-Assembler
- Intrinsic-Funktionen
- Assembler-Routinen
Programmoptimierung
- Optimierung auf C-Ebene
- Optimierung auf Assembler-Ebene mit SIMD-Instructions
- Schleifenoptimierung, Vektorisierung
Performance-Analyse
- Profiling, Hotspots finden
- Hardware-Optimierung
- Cache-Optimierung
- Multiprozessor-Optimierung
- pthread, openMP oder 3 individuelle Main-Funktionen
Floating-Point Extension
- Floating Point Unit Instructions
MicroConsult Plus: Übungen auf einer Zielhardware.

Die Programme werden mit einem Eclipse GNU Tool-Plugin und auf einer TriCore™ basierenden Hardware ausgeführt und getestet (Infineon TC1797, TC1798, TC275). Für Inhouse-Trainings werden die eingesetzten Tools und die Hardware-Plattform mit dem Kunden individuell abgestimmt.

Live-Online-Training, Termine auf Anfrage

Inhalte

Infineon XMC4000 Architektur: Überblick
XMC4000 ARrm® Cortex™-M4, M3, M1, M0 Core: Überblick
Memory Units SRAM, Program Memory Unit (PMU), PFlash, BROM
Interrupt und Exception Handling, NVIC
Event Request Unit (ERU)
Direct Memory Access Controller (DMA)
CRC (FCE)
System Control Unit (SCU), System Timer Module (STM), Window Watchdog Timer (WDT), Real-time Clock (RTC)
DAvE® 4
Ports
Spezial-Timer und PWM-Units
High-resolution PWM, POSIF
ADC; Delta-Sigma ADC DSD, DAC
Überblick: USIC, UART, CAN, LIN, SPI, I2C, I2S
Debug und Trace
Überblick: CMSIS
Übungen
- Es werden Übungen mit einem XMC4000 Starter-Kit durchgeführt. Dabei kommen folgende Aspekte zu Anwendung: Interrupt Controller, DMA Controller, Basis-Peripheriemodule

GRATIS: Die Teilnehmer erhalten ein Infineon XMC4500 Relax Kit (Cortex™-M4).

Deutschland, Termine auf Anfrage

Inhalte

Lernen Sie die Stellar Multicore-Mikrocontroller-Familie für den Automotive-Bereich kennen.

Onsite-Training, Deutschland, Termine auf Anfrage

Inhalte

Kurze Einführung in die Cortex-Architektur
Anwendungsbeispiel in C
- Z.B. Optical Flow, Viola Jones, ...
Arm-v7 Thumb-2 Assembler Instruction Set
- Advanced SIMD Extension
- Vector Operations
Implementierung des Programmes als:
- Inline-/Embedded-Assembler
- Intrinsic-Funktionen
- Assembler-Routinen
Programmoptimierung
- Optimierung auf C-Ebene
- Optimierung auf Assembler-Ebene mit SIMD-Instructions
- Schleifenoptimierung, Vektorisierung
Performance-Analyse
- Profiling, Hotspots finden
- Hardware-Optimierung
- Cache-Optimierung
- Multiprozessor-Optimierung
- pthread, openMP oder 3 * main
Floating-Point Extension
- Advanced Floating Point Extension
- Arm® NEON™ General-purpose SIMD-Engine
MicroConsult Plus: Übungen auf einer Zielhardware

Die Programme werden mit der IAR Workbench auf einer Cortex-A basierenden Hardware ausgeführt und getestet.

Für Onsite-Trainings werden die eingesetzten Tools und die Hardware-Plattform mit dem Kunden individuell abgestimmt.

München, Deutschland, 24.07.2024 - 26.07.2024, 05.03.2025 - 07.03.2025

Inhalte

Multicore-Mikrocontrollerarchitektur
- Begriffsklärung von Multicore-Architekturen
- Homogene / heterogene Multicore-Architekturen mit shared Memory und/oder non-shared Memory
- Software-Aspekte für die Multicore-Verarbeitung
- Core-Interfaces und Memories: Core-local Cache und SPRAM (Level 1 Memory), Global/Shared SRAM (Level 2 Memory), Snoop-Logik (Cache-Kohärenz)
- Anforderungen an den Befehlsdurchsatz (MIPS)
- Core-Synchronisation
- Coprozessor-Funktionalität
- Neue Core-Bussysteme (Crossbar)
- Semaphore: Speicher-Zugriffssteuerung
- Speicherschutz (Zugriffschutz)
- Multicore Interrupt-Verarbeitung
- Multicore Start-up und Initialisierung: Boot-Prozess, Set-up von primären und sekundären CPUs
- Debug-Interface(s)
Multicore-Mikrocontroller Tool-Aspekte
- C/C++ Compiler: Erweiterungen für Multicore
- Lokatieren von Programm- und Datensections in spezifische Speicherbereiche, Steuerung der Zugriffsrechte für Global-/Extern-Definitionen
- Locator Safety Support: Variablen-Zugriffssteuerung für Multicore-Module
RTOS
- Multicore-Aspekte für RTOS-Software
- Scheduler: Softwareverteilungs- und -ausführungsstrategien
- Partitionierung
- Synchronisationskonzepte
- Kommunikationskonzepte
- Programmiermodelle und Multicore API: Kommunikation, Ressourcen-Management
- Beispiele für Multicore-unterstützende RTOS-Implementierungen-
Multicore-Debugging und -Testaspekte
- Debugger-Erweiterungen für Multicore: Core-Synchronisation beim Debuggen, synchroner Start/Stop, Multicore Breakpoint Handling, Core-Context sensitive Darstellungen
- Performance- und Timing- Analyse, Analyse des Laufzeitverhaltens von Software (Profiling)
- Multicore und Trace-Aufzeichnungen
Safety
- Multicore in den Normen
- Hardware Safety Measures
- Safety Management Unit SMU
- Bus Error Detection und Protection Mechanismen
- Safety Core (Checker Core, Lockstep Core)
- Safety on-Chip Testfeatures
Übungen: Werden auf Evaluierungsboards basierend auf Aurix-Mikrocontrollern durchgeführt
- Multicore-Startverhalten
- Speicher-Allokation und -Partitionierung
- Dekomposition von bestehenden Singlecore-Applikationen
- Portierung auf Multicore
- Synchronisation/Kommunikation
- Schutzmechanismen
- Performance-Messungen.

Live-Online-Training, 16.10.2024 - 18.10.2024

Inhalte

Multicore-Mikrocontrollerarchitektur
- Begriffsklärung von Multicore-Architekturen
- Homogene / heterogene Multicore-Architekturen mit shared Memory und/oder non-shared Memory
- Software-Aspekte für die Multicore-Verarbeitung
- Core-Interfaces und Memories: Core-local Cache und SPRAM (Level 1 Memory), Global/Shared SRAM (Level 2 Memory), Snoop-Logik (Cache-Kohärenz)
- Anforderungen an den Befehlsdurchsatz (MIPS)
- Core-Synchronisation
- Coprozessor-Funktionalität
- Neue Core-Bussysteme (Crossbar)
- Semaphore: Speicher-Zugriffssteuerung
- Speicherschutz (Zugriffschutz)
- Multicore Interrupt-Verarbeitung
- Multicore Start-up und Initialisierung: Boot-Prozess, Set-up von primären und sekundären CPUs
- Debug-Interface(s)
Multicore-Mikrocontroller Tool-Aspekte
- C/C++ Compiler: Erweiterungen für Multicore
- Lokatieren von Programm- und Datensections in spezifische Speicherbereiche, Steuerung der Zugriffsrechte für Global-/Extern-Definitionen
- Locator Safety Support: Variablen-Zugriffssteuerung für Multicore-Module
RTOS
- Multicore-Aspekte für RTOS-Software
- Scheduler: Softwareverteilungs- und -ausführungsstrategien
- Partitionierung
- Synchronisationskonzepte
- Kommunikationskonzepte
- Programmiermodelle und Multicore API: Kommunikation, Ressourcen-Management
- Beispiele für Multicore-unterstützende RTOS-Implementierungen-
Multicore-Debugging und -Testaspekte
- Debugger-Erweiterungen für Multicore: Core-Synchronisation beim Debuggen, synchroner Start/Stop, Multicore Breakpoint Handling, Core-Context sensitive Darstellungen
- Performance- und Timing- Analyse, Analyse des Laufzeitverhaltens von Software (Profiling)
- Multicore und Trace-Aufzeichnungen
Safety
- Multicore in den Normen
- Hardware Safety Measures
- Safety Management Unit SMU
- Bus Error Detection und Protection Mechanismen
- Safety Core (Checker Core, Lockstep Core)
- Safety on-Chip Testfeatures
Übungen: Werden auf Evaluierungsboards basierend auf Aurix-Mikrocontrollern durchgeführt
- Multicore-Startverhalten
- Speicher-Allokation und -Partitionierung
- Dekomposition von bestehenden Singlecore-Applikationen
- Portierung auf Multicore
- Synchronisation/Kommunikation
- Schutzmechanismen
- Performance-Messungen.

München, Deutschland, 15.07.2024 - 19.07.2024

Inhalte

Infineon AURIX™ Architektur: Überblick
AURIX™ Multicore
- CPU, Pipelines, Register Sets, Floating Point Unit FPU, DSP Erweiterung
- Memory Model, Local und Global Memory Units
- On-Chip Bussysteme: 64-Bit XBAR, 32-Bit System Peripheral Bus SPB
- TRAP Handling
Ports (Pin-Definition und Port-Funktionen)
Protection System
Multicore Interrupt Processing: Interrupt Router
Direct Memory Access Controller DMA
On-Chip AURIX™ Peripherals
Timer
- System Timer Module STM
- Generic Timer Module GTM - Short Overview
- Capture and Compare Unit CCU6
Communication Interfaces
- UART/LIN, QSPI, I2C, MSC, HSSL & HSCT
- Überblick: MultiCAN, Ethernet, FlexRay®
Sensor Interfaces
- Single Edge Nibble Transmission SENT
- Peripheral Sensor Interface PSI5
Analog-Digital Converter
- Versatile Analog-Digital Converter VADC
- Delta-Sigma Analog-Digital Converter DSADC
System Control Unit SCU
- Clock Control
- Reset System
- Power Management
- External Request Unit ERU
- Start-up Prozess
- Watchdog Timer WDT
Safety
On-Chip Debug System OCDS
Überblick: Emulation Device & Calibration

Übungen: Es werden Übungen mit einem Infineon AURIX™ Board durchgeführt. Dabei kommen folgende Aspekte zur Anwendung: Interrupt Controller, DMA Controller, Multicore Start-up, Peripherie-Initialisierung.

Onsite-Training, Deutschland, Termine auf Anfrage

Inhalte

Infineon TriCore® Architektur: Überblick
TriCore® Core Version V1.6
- CPU, Pipelines, Register Sets, MPU, FPU
- Memory Model, Local Memory Units
- DSP Support
- On-Chip Bussysteme
TriCore® Ports (Pin-Definition und Portfunktionen)
Protection System
Interrupt-System
TRAP-System
Peripheral Control Processor PCP2
Direct Memory Access Controller DMA
TriCore® Peripherie, AUDO MAX (TC1798/93/91/84/82/28/24)
Serielle Schnittstellen
- Asynchronous Serial Interface ASCx
- Synchronous Serial Interface SSCx
- Micro Second Channel MSCx
- Micro Link Interface MLI
- MultiCAN
- FlexRay™
Timer
- System Timer STM
- General Purpose Timer Arrays GPTA
- Capture Compare Unit CCU
Analog-to-Digital Converter ADCx
Fast Analog-to-Digital Converter FADC
Sensor Interface SENT
External Bus Unit EBU (TC1793, TC1798)
System Control Unit SCU, Reset, Power Management
- Start-up Prozess
- Resets (Power-on-, HW-, SW-, WDT-, Deep-Sleep Reset)
- Clock Control, PLL
- Power Management
- Watchdog Timer WDT
Bausteininitialisierung mit DAvE®
Debug Support (OCDS) und Environment Tools: Überblick

Praxisübungen: Übungen zu Peripherie-Initialisierung, Interrupt-Handling, DMA-Anwendung und PCP-Programmierung.

Onsite-Training, Deutschland, Termine auf Anfrage

Inhalte

Infineon TriCore® Architektur: Überblick
TriCore® Core Version V1.3.1
- CPU, Pipelines, Register Sets, MPU, FPU
- Memory Model, Local Memory Units
- DSP Support
- On-Chip Bussysteme
TriCore® Ports (Pin-Definition und Portfunktionen)
Protection System
Interrupt-System
TRAP-System
Peripheral Control Processor PCP2
Direct Memory Access Controller DMA
TriCore® Peripherie, AUDO FUTURE (TC1797/67/36)
Serielle Schnittstellen
- Asynchronous Serial Interface ASCx
- Synchronous Serial Interface SSCx
- Micro Second Channel MSCx
- Micro Link Interface MLI
- MultiCAN
- FlexRay™
Timer
- System Timer STM
- General Purpose Timer Arrays GPTA
Analog-to-Digital Converter ADCx
Fast Analog-to-Digital Converter FADC
External Bus Unit EBU (TC1797)
System Control Unit SCU, Reset, Power Management
- Start-up Prozess
- Resets (Power-on-, HW-, SW-, WDT-, Deep-Sleep Reset)
- Clock Control, PLL
- Power Management
- Watchdog Timer WDT
Bausteininitialisierung mit DAvE®
Debug Support (OCDS) und Environment Tools: Überblick

Praxisübungen: Übungen zu Peripherie-Initialisierung, Interrupt-Handling, DMA-Anwendung und PCP-Programmierung.

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Inhalte

STMicroelectronics SPC56x Architektur: Überblick
Power Architecture (e200z0h) Überblick
- CPU, Pipeline, Register Sets
- Memory Model
- Memory Units: SRAM, Flash Memory
Überblick Instruction Set
On-Chip Bussysteme
- Multi-Layer AHB Crossbar Switch XBAR
- Peripheral Bridge, Peripheral Bus
Interrupt und Exception-Handling: Vector Table and Service Routines
- Interrupt Controller INTC
Direct Memory Access Controller DMA
SPC56x On-Chip Peripherals:
Timer Modules
- Software Watchdog Timer Modul SWT
- System Timer Modul STM
- Periodic Interrupt Timer PIT
- Real-time Clock Modul RTC
- FlexPWM-Unit
- Enhanced Timer eTimer
- Enhanced Modular IO Subsystem eMIOS
Cross Triggering Unit CTU
Analog-Digital-Signalverarbeitung
- 10-/12-Bit Analog-Digital Converter ADC
Kommunikationsschnittstellen
- Deserial / Serial Peripheral Interface DSPI
- Enhanced Serial Communication Interface eSCI / LINFlex
- FlexCAN
- Safety Port
CRC-Modul
System Integration Unit Lite SIUL
Fault Collection Unit FCU
Systemkonfiguration
- Reset-Konfiguration, Monitoring und Generierung
- Clock Generation: FMPLL, interner Oszillator
- Externe Interrupts
- GPIO (Pin-Definition und Port-Funktionen)
- External Multiplexing (z.B. ADC, DSPIs)
- Start-up Prozess
- Boot Assist Module BAM
Power Management Controller PMC
Debug-Schnittstellen
- JTAG Controller JTAG, Nexus2+ Interface
Übungen
- Es werden Übungen mit einem SPC56x Starter-Kit durchgeführt. Dabei kommen folgende Aspekte zu Anwendung: Interrupt Controller, DMA Controller, Basis-Peripheriemodule.

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Inhalte

NXP (Freescsale) MPC56x Architektur: Überblick
Power Architecture (e200z0h) Überblick
- CPU, Pipeline, Register Sets
- Memory Model
- Memory Units: SRAM, Flash Memory
Überblick Instruction Set
On-Chip Bussysteme
- Multi-Layer AHB Crossbar Switch XBAR
- Peripheral Bridge, Peripheral Bus
Interrupt und Exception-Handling: Vector Table and Service Routines
- Interrupt Controller INTC
Direct Memory Access Controller DMA
MPC56x On-Chip Peripherals:
Timer Modules
- Software Watchdog Timer Modul SWT
- System Timer Modul STM
- Periodic Interrupt Timer PIT
- Real-time Clock Modul RTC
- FlexPWM-Unit
- Enhanced Timer eTimer
- Enhanced Modular IO Subsystem eMIOS
Cross Triggering Unit CTU
Analog-Digital-Signalverarbeitung
- 10-/12-Bit Analog-Digital Converter ADC
Kommunikationsschnittstellen
- Deserial / Serial Peripheral Interface DSPI
- Enhanced Serial Communication Interface eSCI / LINFlex
- FlexCAN
- Safety Port
CRC-Modul
System Integration Unit Lite SIUL
Fault Collection Unit FCU
Systemkonfiguration
- Reset-Konfiguration, Monitoring und Generierung
- Clock Generation: FMPLL, interner Oszillator
- Externe Interrupts
- GPIO (Pin-Definition und Port-Funktionen)
- External Multiplexing (z.B. ADC, DSPIs)
- Start-up Prozess
- Boot Assist Module BAM
Power Management Controller PMC
Debug-Schnittstellen
- JTAG Controller JTAG, Nexus2+ Interface

Übungen: Es werden Übungen mit einem MPC56x Starter-Kit durchgeführt. Dabei kommen folgende Aspekte zu Anwendung: Interrupt Controller, DMA Controller, Basis-Peripheriemodule.

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